El cronometraje de DRAM que puede ser modificada dentro de la BIOS de un sistema controla el número de ciclos de reloj de memoria real ( la mitad de la velocidad de reloj de la etiqueta de la memoria ) antes de la memoria lleva a cabo la acción específica . Cuanto menor sea el tiempo , más rápido será el tiempo de reacción de la memoria , la aceleración de su sistema en el proceso. Cada uno de los cuatro números representa una configuración diferente , con el fin de principio a fin : RAS to CAS Delay, RAS precarga , Active de precarga Delay and Row Active Time . Ajustes de temporización sólo se puede bajar hasta la posición más baja en la que la placa base está fabricado para funcionar . RAS to CAS Delay

El primer número de la secuencia de tiempo DRAM número cuatro es el RAS to CAS Delay. Los datos dentro de la memoria de un sistema está dispuesto en una matriz de números que consisten en filas y columnas . Para acceder a los datos dentro de la memoria , el sistema primero debe activar la fila en la que se encuentran los datos y luego la columna . La primera señal , la fila Dirección estroboscópica ( RAS ) , se envía para activar la fila , y después la segunda señal , la columna de la dirección del estroboscópico ( CAS ) , se envía para activar la columna , para acceder a los datos . El tiempo entre las dos señales es el RAS to CAS Delay , que en el caso del ejemplo 9-9-9-24 momento es de nueve ciclos de reloj.
Precarga RAS

el segundo número de la secuencia es la precarga RAS. Una vez que se accede a los datos almacenados , el sistema debe cerrar fila de los datos con el fin de enviar otro comando de acceso a la fila de la siguiente pieza de datos . La precarga RAS es el retraso entre el comando para cerrar la fila en espera de la orden de acceso al lado y el cierre real de la fila - el tiempo que se tarda entre deshabilitar el acceso a una línea de datos y el comienzo de la conexión a otro línea de datos . En la secuencia de temporización ejemplo, este sería de nueve ciclos de reloj.
Activo para precarga Delay

Después de acceder a una posición de memoria , hay un pequeño retraso antes de que el sistema puede acceder a la siguiente ubicación. Este retardo es el activo a precarga retardo , el tercer número en la secuencia de tiempo ( nueve ciclos de reloj en la secuencia 9-9-9-24 ) . Hasta este retraso vientos hacia abajo , un comando adicional precarga no puede iniciarse , lo que limita el acceso a la memoria en el proceso .
Row Tiempo activo

El número final en el 9 -9-9-24 secuencia de tiempo es la fila Tiempo de actividad del módulo de memoria . La Fila Tiempo activo representa el retardo de tiempo entre el momento en que se solicite una pieza de datos y el punto en el que se accede a la fila de datos . Esto permite la apertura de la fila en la preparación para el acceso a los datos contenidos dentro de una Dirección estroboscópica de fila y columna de la dirección del estroboscópico . Este proceso se inicia el proceso de acceso a los datos , ya sea para leer o escribir en el módulo DRAM.